1．用逻辑门和cmos电路实现ab+cd。
2．用一个二选一mux和一个inv实现异或。
3．给了reg的setup和hold时间，求中间组合逻辑的delay范围。
4．如何解决亚稳态。
5．用Verilog/VHDL写一个fifo控制器。
6．用Verilog/VDDL检测stream中的特定字符串。